FPGA工具套件synplify pro 2015

synplify pro 2015是一款专业的电子元件辅助设计软件，这款软件也是业界公认综合效率最高，最好使的综合工具，几乎所有些FPGA厂家都支持Synplify Pro。软件提供了一个高质量，高性能和易于用的FPGA达成和调试环境，使用FPGA工具套件可以增益设计师迅速进入超结果为复杂的FPGA。

功能介绍：

集成了Synplify Pro所有些优化选项，包含BEST算法、Resource Sharing，Retiming和Cross|Probing等等。更集成了专利的Graph|Based Physical Synthesis综合技术，并提供Floor Plan选项，是业界领先的FPGA物理综合解决方法，能把高档FPGA性能发挥到最好;从而可以轻松应付复杂的高档FPGA设计和单芯片ASIC 原型验证。

这类特有些功能包含：

全方位兼容ASIC代码;

支持Gated Clock的转换;

支持Design Ware的转换。

同时，由于整理了在线调试工具Identify，很大的便捷了用户进行软硬件协同仿真，确保设计一次成功，从而大大缩短了整个软硬件开发和调试的周期。

Identify是唯一的RTL级调试工具，可以在FPGA运行时对其进行实时调试，加快整个FPGA验证的速度。Identify软件有Instrumentor和Debugger两部分。

在调试前，通过Instrumentor设定需要观测的信号和断点信息，然后进行综合，布局布线。最后，通过Debugger进行在线调试。

Synplify Premier HDL Analyst提供出色的代码优化和图形化剖析调试界面;

Certify 确保顾客在用多片FPGA进行ASIC/SoC验证时迅速而高效地完成工作;

目前Synopsys 又推出了基于DSP算法的代码产生和综合工具Synplify DSP，架起了算法验证和RTL代码达成之间的桥梁;

HAPS是高性能的ASIC原型验证系统，大大降低了一次流片成功的风险及节省了商品推向市场时间。

软件特点：

为复杂可编程逻辑设计提供了出色的HDL综合解决方法;

包括了BEST算法对设计进行整体优化;

自动对重点路径做Retiming，可以提升性能高达25%;

支持VHDL和Verilog的混合设计输入，并支持网表*.edn文件的输入;

synplify中文破解版增强了对System Verilog的支持;

Pipeline功能提升了乘法器和ROM的性能;

有限状况机优化器可以自动找到最佳的编码办法;

在timing报告和RTL视图及RTL源码之间进行交互索引;

自动辨别RAM，防止了繁复的RAM例化。

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